半導體靜電放電測試方式

靜電可能存在於我們週遭環境的任何地方,因此對一個 IC 而言,靜電可能經由任何一個腳位進入 IC 內部,再經由任意一個腳位接地,形成一條放電路徑而發生放電行為,進而造成 IC 的損壞.由於 IC 的任意兩個腳位組合都可能發生靜電放電,所以 IC 的任意兩個腳位組合皆須進行靜電放電測試.現在的 IC 都已朝向高腳位數發展的趨勢之下,要對 IC 產品進行靜電放電測試,那將是非常耗費時間及成本的一件事.因此在測試標準中也述及 IC 的測試接腳組合的相關規定,以提供有效率又具可靠性的測試方法.

半導體的 ESD 靜電放電測試有一定的測試原則,目前常見的 Pin 腳測試組合有下列幾種模式 :

1). ESD 放電於 IC 輸入或輸出腳和 VDD 或 VSS 於接地的狀態,分別為 PS-mode ; NS-mode; PD-mode; ND-mode.

a. PS–mode : VSS 接地, ESD 正向突波由待測 I/O pin輸入對 VSS 放電, 此時 VDD 與其他 I/O pin 懸空浮接.

b. NS-mode : VSS 接地, ESD 負向突波由待測 I/O pin輸入對 VSS 放電, 此時 VDD 與其他 I/O pin 懸空浮接.

c. PD-mode : VDD 接地, ESD 正向突波由待測 I/O pin輸入對 VDD 放電, 此時 VDD 與其他 I/O pin 懸空浮接.

d. ND-mode : VDD 接地, ESD 負向突波由待測 I/O pin輸入對 VDD 放電, 此時 VDD 與其他 I/O pin 懸空浮接

2). ESD 放電於 IC 腳與腳之間,分別為Pin to Pin ESD stress P-mode; N-mode.

a. P-mode : 正向 ESD 突波由待測 I/O pin輸入,其它 I/O pin 接地, VDD 和 VSS懸空浮接.

b. N-mode : 負向 ESD 突波由待測 I/O pin輸入,其它 I/O pin 接地, VDD 和 VSS懸空浮接.

3). ESD 放電於 IC 的 VDD 或 VSS 狀況,分別為 VDD to VSS ESD stress P-mode; N-mode.

a. P-mode : 正向 ESD 突波由待測 VDD 輸入,VSS 接地,其它 I/O pin 懸空浮接.

b. N-mode : 負向 ESD 突波由待測 VDD 輸入,VSS 接地,其它 I/O pi

4). ESD 放電於 IC 中的類比運算放大器的輸入腳,分別為 P-mode 和 N-mode.

a. P-mode : 正向 ESD 突波由待測運算放大器正端輸入,運算放大器負端接地,其它 VDD 和 VSS 及其它 I/O pin懸空浮接.

b. N-mode : 負向 ESD 突波由待測運算放大器正端輸入,運算放大器負端接地,其它 VDD 和 VSS 及其它 I/O pin懸空浮接.

5).元件充電 CDM 的靜電放電測試,分別為 P-mode 和 N-mode.

a. P-mode : 整顆 IC 處於浮接狀態, IC的基體(Substrate)先被充電而具有正極性的電壓,然後該IC的任一腳位以直接接地的方式放電.

b. N-mode : 整顆 IC 處於浮接狀態, IC的基體(Substrate)先被充電而具有負極性的電壓,然後該IC的任一腳位以直接接地的方式放電.